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半导体器件及其构建方法
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Semiconductor device and method for designing the same

申请号:200410028460.1 申请日:2004-01-21
摘要:本发明公开了一种半导体器件及其构建方法。在具有位于将要连接至再布线层布线的凸点下方的最上层布线的半导体器件中,形成最上层布线,使得覆盖最上层布线的保护膜的表面在凸点下方没有凹凸。
Abstract: In a semiconductor device having an uppermost layer wiring beneath a bump to be connected to a rewiring layer wiring, the uppermost layer wiring is formed so that the surface of a protection film covered with the uppermost layer wiring has no unevenness beneath the bump.
申请人: 松下电器产业株式会社
Applicant: MATSUSHITA ELECTRIC IND CO LTD[JP]
地址: 日本大阪府
发明(设计)人: 伊势田泰永 金泽秀树
Inventor: HIDEKI ISEDA YASUNAGA KANAZAWA[JP]
主分类号: H01L21/52
分类号: H01L21/52 H01L21/768 H01L21/28 H01L21/60
  • 法律状态
2015-12-02  专利权的转移IPC(主分类):H01L 21/52登记生效日:20151113变更事项:专利权人变更前权利人:松下电器产业株式会社变更后权利人:株式会社索思未来变更事项:地址变更前权利人:日本大阪府变更后权利人:日本神奈川县
2007-01-17  授权
2004-10-27  
2004-08-25  公开
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
  • 其他信息
主权项  1.一种半导体器件,包括: 最上层布线,形成在半导体衬底上; 再布线层,其形成来通过一保护膜与所述最上层布线连接;以及 连接至所述再布线层的凸点, 其中所述半导体器件具有至少一个最上层元件布线结构,其位于所述 凸点下面,并具有其面积大于所述凸点与所述再布线层之间的连接面积的 该最上层布线。
公开号  1523652A
公开日  2004-08-25
专利代理机构  北京市柳沈律师事务所
代理人  李晓舒 魏晓刚
颁证日  
优先权  2003.1.22 JP 013923/2003
 
国别 优先权号 优先权日 类型
JP  013923/03  20030122 
国际申请  
国际公布  
进入国家日期  
  • 专利对比文献
类型 阶段 文献号 公开日期 涉及权利要求项 相关页数
注:不保证该信息的有效性、完整性、准确性,以上信息也不具有任何效力,仅供参考。使用前请另行委托专业机构进一步查核,使用该信息的一切后果由用户自行负责。
X:单独影响权利要求的新颖性或创造性的文件;
Y:与检索报告中其他 Y类文件组合后影响权利要求的创造性的文件;
A:背景技术文件,即反映权利要求的部分技术特征或者有关的现有技术的文件;
R:任何单位或个人在申请日向专利局提交的、属于同样的发明创造的专利或专利申请文件;
P:中间文件,其公开日在申请的申请日与所要求的优先权日之间的文件,或会导致需核实该申请优先权的文件;
E:单独影响权利要求新颖性的抵触申请文件。
  • 期刊对比文献
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