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一种用于模数转换器的时钟产生电路
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Clock generation circuit for analog-to-digital converter

申请号:201610825180.6 申请日:2016-09-16
摘要:本发明公开了一种用于模数转换器的时钟产生电路,包括时钟稳定电路,两相不交叠时钟产生电路。所述时钟稳定电路包括时钟稳定环路和反馈信号产生电路。反馈信号产生电路中通过有源低通滤波器产生控制信号控制N管电流调制反相器,使用时钟稳定环路产生稳定的时钟信号,通过滤波技术和电流调制技术实现对反馈信号的精确调制。时钟稳定环路中通过环路结构可以减少输出时钟占空比,在反馈信号的调节下,通过上拉PMOS管MP1增加输出时钟占空比,最终实现输出时钟50%占空比,并稳定时钟减小抖动。本发明提出的时钟稳定电路能够集成在ADC电路中,通过采用本发明提出的结构,可以显著改善时钟信号质量,降低ADC对时钟质量的苛刻要求,提高ADC信噪比。
Abstract: The invention discloses a clock generation circuit for an analog-to-digital circuit, which comprises a clock stabilizing circuit and a two-phase non-overlapping clock generation circuit. The clock stabilizing circuit comprises a clock stabilizing loop and a feedback signal generation circuit. In the feedback signal generation circuit, a control signal is generated by an active low-pass filter to control an N tube current modulation inverter, the clock stabilizing loop is used for generating a stable clock signal, and by a filtering technology and a current modulation technology, accurate modulation on a feedback signal is implemented. In the clock stabilizing loop, by a loop structure, a duty ratio of an output clock can be reduced; under the regulation of the feedback signal, by pulling up a PMOS tube MP1, the duty ratio of the output clock is increased, and finally, the duty ratio of 50% of the output clock is achieved; and the clock is stabilized and vibration is reduced. According to the clock generation circuit disclosed by the invention, the clock stabilizing circuit can be integrated into an ADC circuit; and by adopting the structure disclosed by the invention, clock signal quality can be obviously improved, the strict requirement of an ADC for clock quality is reduced, and a signal-to-noise ratio of the ADC is improved.
申请人: 天津大学
Applicant: UNIV TIANJIN
地址: 300072 天津市南开区卫津路********(隐藏)
发明(设计)人: 赵毅强 赵公元 辛睿山 胡凯 高曼
Inventor: ZHAO YIQIANG; ZHAO GONGYUAN; XIN RUISHAN; HU KAI; GAO MAN
主分类号: H03M1/08(2006.01)I
分类号: H03M1/08(2006.01)I H03K3/017(2006.01)I
  • 法律状态
2019-09-17  授权
2019-09-13  著录事项变更IPC(主分类):H03M 1/08变更事项:发明人变更前:赵毅强 赵公元 辛睿山 胡凯 高曼变更后:赵毅强 王佩瑶 赵公元 辛睿山 胡凯 高曼
2017-03-15  实质审查的生效 IPC(主分类):H03M 1/08申请日:20160916
2017-02-15  公开
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
  • 其他信息
主权项  一种用于模数转换器的时钟产生电路,其特征在于,包括时钟稳定电路和两相不交叠时钟产生电路,所述时钟稳定电路包括时钟稳定环路和反馈信号产生电路;所述时钟稳定环路包括上拉PMOS管MP1,1个二输入与非门NAND1和4个反相器,4个反相器分别记为反相器INV1、反相器INV2、反相器INV3和反相器INV4,其中,反相器INV1输入端连接输入时钟信号,反相器INV1输出端连接二输入与非门NAND1的一个输入端;二输入与非门NAND1的输出端连接反相器INV2的输入端,反相器INV2的输出端连接上拉PMOS管MP1的漏极和反相器INV3的输入端,上拉PMOS管MP1的源极连接电源VDD,上拉PMOS管MP1栅极电压来自反馈信号产生电路;反相器INV3的输出端连接反相器INV4的输入端,反相器INV4的输出端连接二输入与非门NAND1的另一个输入端;所述反馈信号产生电路包括有源低通滤波器,N管电流调制反相器,3个二输入与非门,3个反相器和1个D触发器DFF;该3个与非门分别记为二输入与非门NAND2、二输入与非门NAND3和二输入与非门NAND4,该3个反相器分别记为反相器INV5、反相器INV6和反相器INV7;所述有源低通滤波器包括1个运算放大器AMP1,1个电阻R1和1个电容C1;电阻R1一端连接反相器INV5的输出端,电阻R1另一端连接运算放大器AMP1负相输入端和电容C1一端;电容C1的另一端连接运算放大器AMP1输出端和NMOS管MN1栅极;运算放大器正相输入端连接参考电压VREF,运算放大器AMP1负相输入端连接电阻R1和电容C1的一端,运算放大器AMP1的输出端连接至电容C1的另一端;所述N管电流调制反相器包括NMOS管MN1、NMOS管MN2和PMOS管MP2,其中NMOS管MN2和PMOS管MP2构成反相器,NMOS管MN1在栅极电压控制下对流过反相器的N管的电流进行调节;PMOS管MP2源极连接电源VDD,PMOS管MP2栅极连接二输入与非门NAND4输出端,PMOS管MP2漏极同时连接至NMOS管MN2的漏极和反相器INV6的输入级;NMOS管MN2漏极连接PMOS管MP2的漏极,NMOS管MN2栅极连接二输入与非门NAND4的输出端,NMOS管MN2源极连接NMOS管MN1的漏极;NMOS管MN1的漏极连接NMOS管MN2的源极,NMOS管MN1的栅极连接运算放大器AMP1的输出端,NMOS管MN1的源极连接地;二输入与非门NAND2的一个输入端连接反相器INV4的输出端,二输入与非门NAND2的输出端连接D触发器DFF的数据输入端D;D触发器DFF的时钟输入端CLK连接反相器INV1的输出端,D触发器DFF的输出端连接二输入与非门NAND3的一个输入端,二输入与非门NAND3的另一个输入端连接反相器INV1的输出端,二输入与非门NAND3的输出端连接反相器INV5的输入端;二输入与非门NAND4的两个输入端分别连接反相器INV1和反相器INV2的输出端;反相器INV6的输出端连接反相器INV7的输入端,反相器INV7的输出端连接二输入与非门NAND2的另一个输入端;所述两相不交叠时钟产生电路包括2个二输入与非门和5个反相器,其中,2个二输入与非门分别记为二输入与非门NAND5和二输入与非门NAND6,5个反相器分别记为反相器INV8、反相器INV9、反相器INV10、反相器INV11和反相器INV12,反相器INV8的输入端连接反相器INV2的输出端,反相器INV8的输出端连接二输入与非门NAND5的一个输入端,二输入与非门NAND5的另一个输入端连接反相器INV12的输出端,二输入与非门NAND5的输出端连接反相器INV9的输入端;反相器INV9的输出端连接反相器INV10的输入端,反相器INV10的输出端连接二输入与非门NAND6的一个输入端,二输入与非门NAND6的另一个输入端连接反相器INV2的输出端,二输入与非门NAND6的输出端连接反相器INV11的输入端;反相器INV11的输出端连接反相器INV12的输入端。
公开号  106411319A
公开日  2017-02-15
专利代理机构  天津市北洋有限责任专利代理事务所 12201
代理人  李丽萍
颁证日  
优先权  
 
国别 优先权号 优先权日 类型
CN  201610825180  20160916 
国际申请  
国际公布  
进入国家日期  
  • 专利对比文献
类型 阶段 文献号 公开日期 涉及权利要求项 相关页数
SEA  US5966420A  19991012  1-2  全文 
SEA  US2004036510A1  20040226  1-2  全文 
SEA  CN201947231U  20110824  1-2  全文 
SEA  CN103178852A  20130626  1-2  全文 
SEA  CN105515552A  20160420  1-2  全文 
SEA  CN105811923A  20160727  1-2  全文 
注:不保证该信息的有效性、完整性、准确性,以上信息也不具有任何效力,仅供参考。使用前请另行委托专业机构进一步查核,使用该信息的一切后果由用户自行负责。
X:单独影响权利要求的新颖性或创造性的文件;
Y:与检索报告中其他 Y类文件组合后影响权利要求的创造性的文件;
A:背景技术文件,即反映权利要求的部分技术特征或者有关的现有技术的文件;
R:任何单位或个人在申请日向专利局提交的、属于同样的发明创造的专利或专利申请文件;
P:中间文件,其公开日在申请的申请日与所要求的优先权日之间的文件,或会导致需核实该申请优先权的文件;
E:单独影响权利要求新颖性的抵触申请文件。
  • 期刊对比文献
类型 阶段 期刊文摘名称 作者 标题 涉及权利要求项 相关页数
SEA  《IEEE TRANSACTIONS ON SOLID STATE CIRCUITS》  Fenghao Mu,et al.  Pulsewidth Control Loop in High-Speed CMOS Clock Buffers  1-2  第134-141页 
FENGHAO MU,ET AL.: "Pulsewidth Control Loop in High-Speed CMOS Clock Buffers", 《IEEE TRANSACTIONS ON SOLID STATE CIRCUITS》 
  • 书籍对比文献
类型 阶段 书名 作者 标题 涉及权利要求项 相关页数
  • 附加信息
同族专利
CN106411319B
 
引用文献
US2004036510A1US5966420ACN103178852A
CN105515552ACN105811923ACN201947231U
 
被引用文献
CN107870593A