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带有高速缓冲存储器的中心处理机优先控制
无权-未缴年费
权利转移

申请号:90108431.X 申请日:1990-10-15
摘要:在一个数据总线上支持多种装置的计算机系统判优逻辑中扦入一逻辑控制门。在这样一个数据总线所有权判优的系统中,门被如此控制使得对数据总线的竟争者只有在达到一定的系统条件下,才能迫使中央处理器(CPU)弹出数据总线。特别是,CPU“命中”高速缓冲存储器,就被认为是CPU让出数据总线的机会。
申请人: 国际商业机器公司
地址: 美国佛罗里达
发明(设计)人: 布鲁斯·阿兰·史密斯 洛克·蒂恩·特恩
主分类号: G06F13/18
分类号: G06F13/18
  • 法律状态
2009-12-16  专利权的终止(未缴年费专利权终止)授权公告日:1996.2.21
2006-12-06  <变更事项>专利权人<变更前权利人>国际商业机器公司<变更后权利人>联想(新加坡)私人有限公司<登记生效日>2006.10.27
2006-12-06  <变更事项>地址<变更前权利人>美国佛罗里达<变更后权利人>新加坡 彰宜<登记生效日>2006.10.27
2002-04-24  
1996-02-21  授权
1991-04-24  公开
1991-03-06  
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
  • 其他信息
主权项  1、在一计算机系统,含有一数据总线和一个复合主装置(包含一主处理机),它们通过信号途径件输表明当前占有者判优控制逻辑的总线请求信号竞争所述数据总线,所述系统含有一高速缓冲存储器存储系统,连接协助主处理机从高速缓冲存储器缓冲器中提供数据,并且,当对每一请求此数据提供后发出第一逻辑信号,一个供选择主处理器电路其特征为: 装置相连接收所述总线信号,检测间隔,这时主处理器相当于数据总线占有者,而产生第二逻辑信号, 装置接收并记数所述第一逻辑信号,而当预定数记到后产生第三逻辑信号,一个相连的门电路接收上述第二和第三逻辑信号及总线请求信号,当上述第二逻辑信号有效,而上述第三逻辑信号无效时,门信号块传送。
公开号  1050936
公开日  1991-04-24
专利代理机构  中国国际贸易促进委员会专利代理部
代理人  杜日新
颁证日  
优先权  1989.10.27 US 07/428,259
国际申请  
国际公布  
进入国家日期