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适用于集成电路芯片的多重相位时钟信号缓冲电路
无权-未缴年费

申请号:85108283 申请日:1985-10-25
摘要:本发明为产生具有快速上升及下降时间的多重相位互补时钟信号的时钟信号缓冲电路.其中应用了互补晶体管技术,并利用了限流电阻使其工作于非饱和的线性区,最大限度地利用固有栅-漏和栅-源极间电容的自举效应取消了外加自举电容.同时,使用了驱动信号来控制晶体管的开关工作状态.电路减少了"热电子"效应及由此带来的噪声和电源消耗及制作芯片的困难,提供了大电流输出能力的时钟信号,为大规模微处理器集成电路芯片的生产设计提供了条件.
申请人: 数字设备公司
地址: 美国马萨诸塞州.梅纳德.梅因街146号
发明(设计)人: 约翰·C·贝克 丹尼尔·W·多伯普尔
主分类号: H03K5/00
分类号: H03K5/00 H01L27/00
  • 法律状态
1995-12-06  
1990-07-11  授权
1989-10-18  审定
1987-11-25  
1986-08-20  公开
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
  • 其他信息
主权项  1、用于产生相应于定时信号和第一驱动信号的时钟信号缓冲电路其特征包括: a、用于接收上述的第一驱动信号的输入方式(方法); b、相应于上述的定时信号而产生的第二驱动信号(这两信号先于所要求的时钟信号出现高电平状态)以及产生上述的第一驱动信号(在要求时钟信号时为低电平状态)的方法; c、产生信号的方法,其中包括:将电阻与牵引晶体管和下拉晶体管串接于电源高电位与地之间的方法、将牵引晶体管通过一个以上述的第一和第二驱动信号相结合控制牵引晶体管的开关方式来联接接受第二驱动信号的方法;所述的将下拉晶体管联接第一驱动信号的方法、选择电阻使牵引和下拉晶体管在导通时处于非饱和状态的方法,在牵引及下拉晶体管中间结点处形成输出时钟信号的方法,所述的驱动信号在时钟信号即将处于高电平之前激励牵引和下拉晶体管导通的方法、将下拉晶体管去激励以及此开关方式受控于上述的第一驱动信号的“非”逻辑并使牵引晶体管同电源低电位隔离的方法、上述的第二驱动信号的电压电平在输出端由于牵引晶体管中的固有电容而产生的自举效应而增长的方法。
公开号  85108283
公开日  1986-08-20
专利代理机构  中国专利代理有限公司
代理人  李先春
颁证日  
优先权  1984.10.25 US 06/664,858
国际申请  
国际公布  
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