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具有统一时间标志的多路数据采集系统
审中-实审

申请号:201610043873.X 申请日:2016-01-22
摘要:在多路模拟量与数字量采集系统中,因数字量信号发送时间的随机性,无法得到周期性的数字量接收时间信息。本发明提出了一种在同一时间坐标系下测试分析模拟量和数字量数据的设计方案,将ADC采样时钟作为同步时钟信号,在串口接收数据的空闲时间段内,利用FPGA将数字量数据与同步时钟信息进行混合编帧,使采集系统有了在同一时间域下的完整数据,并使用Quartus?Ⅱ软件进行了仿真与分析。经实践应用,验证了该方法的可行性。
申请人: 山西大学
地址: 030006 山西省太原市坞城路92号
发明(设计)人: 卫霞 张丽红 郭艳艳 贾鹤萍
主分类号: H03M1/12(2006.01)I
分类号: H03M1/12(2006.01)I
  • 法律状态
2016-07-27  实质审查的生效IPC(主分类):H03M 1/12申请日:20160122
2016-06-29  公开
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
  • 其他信息
主权项  一种具有统一时间标志的多路数据采集系统,其特征在于:包括信号输入接口电路,FPGA数据编码处理模块和MCU通讯模块;所述信号输入接口电路包括用于接收模拟信号的模拟信号调理电路和用于接收数字信号的RS422接口电路;所述模拟信号调理电路的输出端与多路模拟开关的输入端连接,所述多路模拟开关的输出端与AD转换模块的输入端连接,所述AD转换模块的输出端与数据编码处理模块的数据输入端连接;所述RS422接口电路的输出端与数据编码处理模块的数字信号输入端连接;所述FPGA数据编码处理模块的输出端与MCU通讯模块的输入端连接,所述MCU通讯模块的输出端外接SPI接收设备;其中,FPGA数据编码处理模块内设计ADC控制模块、数字量接收模块和时间标志插入模块;所述ADC控制模块根据控制时序图,向AD转换模块发出相应的时序控制信号,实现ADC启动转换和数据读取,并完成模拟信号的通道切换,转换数据的编码和发送,同时将ADC的采样时钟作为同步时钟信号发送给时间标志插入模块;所述数字量接收模块完成数字量数据的检测和接收,在程序复位完成后,开始检测起始位并进行数据异步接收;所述时间标志插入模块一方面记录ADC控制模块发送过来的同步时钟信号,一方面去检测数字量接收模块是否有数据正在接收,当检测到数字量接收模块在设定时间内没有接收到数据时,则插入同步时间标志,即读取记录的当前同步时钟值,按照数据帧编码结构将其写入到数字量缓存FIFO中;继续检测串口是否再次收到数据,如果没有检测到数据,就不再插入时间标志,即一次数据接收完之后只插入一次时间标志;如果再次检测到数据,则在该次数据接收完之后的设定时间内无数据接收时,再次插入同步时间标志;依次进行,直至数据接收完毕;所述通讯模块对数据编码处理模块内FIFO的数据进行读取,并通过SPI接口发送给接收设备,通过数据处理软件解析数字量数据,获得与模拟量相关的同步时间信息,则能够在同一时间坐标系下精确反映模拟量数据和数字量数据的时序关系。
公开号  105720986A
公开日  2016-06-29
专利代理机构  太原科卫专利事务所(普通合伙) 14100
代理人  朱源 武建云
颁证日  
优先权  
国际申请  
国际公布  
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