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用于高速数据传输接收器的投机式时钟数据恢复电路系统
审中-实审

申请号:201610027670.1 申请日:2016-01-15
摘要:本发明涉及一种用于高速数据传输接收器的投机式时钟数据恢复电路系统,包括由采样器、分接器、鉴相器、数字低通滤波器、解码器和相位差值器构成的环路;所述数字低通滤波器包含至少一级累加器,该累加器包括两个加法器、一个多路选择器和一个D触发器;所述鉴相器输出的超前或滞后的判决结果都作为所述累加器的输入,该累加器的两个加法器分别输出当前周期的超前或滞后两种可能的累加输出值,之后根据当前周期的鉴相器的输出值,控制多路选择器选择正确的累加器输出结果,并输入D触发器。本发明的投机式时钟数据恢复电路系统可为一阶、两阶或多阶,能够有效减少时钟数据环路的延时,提高系统的稳定性,增强对于抖动的抗干扰能力。
申请人: 北京大学(天津滨海)新一代信息技术研究院
地址: 300450 天津市滨海新区中心商务区响螺湾旷世国际大厦A座1030
发明(设计)人: 盖伟新 赵彤
主分类号: H03L7/08(2006.01)I
分类号: H03L7/08(2006.01)I
  • 法律状态
2016-07-27  实质审查的生效IPC(主分类):H03L 7/08申请日:20160115
2016-06-29  公开
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
  • 其他信息
主权项  一种投机式时钟数据恢复电路系统,包括依次由采样器、分接器、鉴相器、数字低通滤波器、解码器和相位差值器构成的环路,其特征在于,所述数字低通滤波器包含至少一级累加器,所述累加器包括两个加法器、一个多路选择器和一个D触发器;所述鉴相器输出的超前或滞后的判决结果都作为所述累加器的输入,所述累加器的两个加法器分别输出当前周期的超前或滞后两种可能的累加输出值,之后根据当前周期的所述鉴相器的输出值,控制所述多路选择器选择正确的累加器输出结果,并输入所述D触发器。
公开号  105720972A
公开日  2016-06-29
专利代理机构  北京君尚知识产权代理事务所(普通合伙) 11200
代理人  邱晓锋
颁证日  
优先权  
国际申请  
国际公布  
进入国家日期