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一种时钟与数据恢复电路和模拟电路的行为级建模方法
无权-驳回
权利转移

Behavioral modeling methods for clock and data recovery circuit and analog circuits

申请号:201210164338.1 申请日:2012-05-24
摘要:本发明提供一种时钟与数据恢复电路的行为级建模方法,包括:步骤1、将时钟与数据恢复电路中的电路模块划分为数字电路模块和模拟电路模块;步骤2、根据上述划分好的电路模块,分别采用Verilog语言进行描述。本发明还提供一种模拟电路的行为级建模方法。通过本发明提供一种时钟与数据恢复电路和模拟电路的行为级建模方法,可以采用Verilog硬件描述语言对时钟与数据恢复电路进行行为级建模,将所有的模拟电路建模在一个模块中,克服了Verilog语言不支持对模拟电压、电流建模和仿真的困难,可以供逻辑验证工程师用数字仿真器做顶层验证,提高了模型验证的效率。
Abstract: The invention provides a behavioral modeling method for a clock and data recovery circuit. The behavioral modeling method includes steps of 1, dividing a circuit module in the clock and data recovery circuit into a digital circuit module and an analog circuit module; 2, respectively describing the circuit modules by a Verilog language according to the divided circuit modules. The invention further provides a behavioral modeling method for analog circuits. The behavioral modeling methods for the clock and data recovery circuit and the analog circuits have the advantages that the clock and data recovery circuit can be behaviorally modeled by the aid of the Verilog hardware description language, all the analog circuits can be modeled in the corresponding module, problems that the Verilog language does not support analog voltage and current modeling and simulation is difficult are solved, logic verification engineers can verify models in a top-level manner by the aid of digital simulators, and the model verification efficiency is improved.
申请人: 中兴通讯股份有限公司
当前权利人: 深圳市中兴微电子技术有限公司
Applicant: ZTE CORP
地址: 518057 广东省深圳市南山区********(隐藏)
发明(设计)人: 易律凡 文冠果 陈莹梅 陈学辉
Inventor: YI LVFAN; WEN GUANGUO; CHEN YINGMEI; CHEN XUEHUI
主分类号: G06F17/50(2006.01)I
分类号: G06F17/50(2006.01)I
  • 法律状态
2019-10-08  发明专利申请公布后的驳回IPC(主分类):G06F 17/50申请公布日:20131204
2015-06-24  实质审查的生效IPC(主分类):G06F 17/50申请日:20120524
2013-12-18  专利申请权的转移IPC(主分类):G06F 17/50变更事项:申请人变更前权利人:中兴通讯股份有限公司变更后权利人:深圳市中兴微电子技术有限公司变更事项:地址变更前权利人:518057 广东省深圳市南山区高新技术产业园科技南路中兴通讯大厦法务部变更后权利人:518083 广东省深圳市盐田区大梅沙1号厂房登记生效日:20131202
2013-12-04  公开
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
  • 其他信息
主权项  一种时钟与数据恢复电路的行为级建模方法,其特征在于,包括:步骤1、将时钟与数据恢复电路中的电路模块划分为数字电路模块和模拟电路模块;步骤2、根据上述划分好的电路模块,分别采用Verilog语言进行描述。
公开号  103425810A
公开日  2013-12-04
专利代理机构  北京安信方达知识产权代理有限公司 11262
代理人  龙洪
颁证日  
优先权  
 
国别 优先权号 优先权日 类型
CN  201210164338  20120524 
国际申请  
国际公布  
进入国家日期  
  • 专利对比文献
类型 阶段 文献号 公开日期 涉及权利要求项 相关页数
SEA  CN1440537A  20030903  1-6  参见说明书第12页第15行-第14页第25行,及附图2-3) 
SEA  CN1440537A  20030903  1-2   
SEA  CN101187968A  20080528  1-8  全文 
SEA  CN101458095A  20090617  1-8  全文 
SEA  CN201212997Y  20090325  7-8  参见说明书第5页最后一段 
SEA  CN201212997Y  20090325  7-8   
注:不保证该信息的有效性、完整性、准确性,以上信息也不具有任何效力,仅供参考。使用前请另行委托专业机构进一步查核,使用该信息的一切后果由用户自行负责。
X:单独影响权利要求的新颖性或创造性的文件;
Y:与检索报告中其他 Y类文件组合后影响权利要求的创造性的文件;
A:背景技术文件,即反映权利要求的部分技术特征或者有关的现有技术的文件;
R:任何单位或个人在申请日向专利局提交的、属于同样的发明创造的专利或专利申请文件;
P:中间文件,其公开日在申请的申请日与所要求的优先权日之间的文件,或会导致需核实该申请优先权的文件;
E:单独影响权利要求新颖性的抵触申请文件。
  • 期刊对比文献
类型 阶段 期刊文摘名称 作者 标题 涉及权利要求项 相关页数
SEA  《电子器件》  刘帘曦 等  基于Verilog-A 行为描述模型的PLL系统设计  3-6  正文第1-2节 
刘帘曦 等: "基于Verilog-A 行为描述模型的PLL系统设计", 《电子器件》 
SEA  《电子器件》  刘帘曦 等  基于Verilog-A 行为描述模型的PLL系统设计  7-8   
刘帘曦 等: "基于Verilog-A 行为描述模型的PLL系统设计", 《电子器件》 
  • 书籍对比文献
类型 阶段 书名 作者 标题 涉及权利要求项 相关页数
  • 附加信息
同族专利
 
引用文献
CN101187968ACN101458095ACN1440537A
CN201212997Y
 
被引用文献
US9712315B1CN104967447A