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采用改进时序的低功耗组相联高速缓冲存储器
无权-驳回

申请号:03116419.6 申请日:2003-04-16
摘要:本发明为一种采用改进时序控制的低功耗组相联高速缓冲存储器(cache)。其具体的load操作时序采取了在对各路tag sram进行读出的同时不对任何一路data sram进行读出操作的方式,在tag比较器的比较结果稳定后对命中的一路data sram进行数据读出操作(cache命中时)或不对任何一路data sram进行读出(cache失效时)。本发明的硬件电路由tag sram部分、datasram部分、tag比较器、data输出多路选择及驱动电路经电路连接组成。本发明的组相联高速缓冲存储器的功耗比传统的cache功耗大大降低。
申请人: 复旦大学
地址: 200433上海市邯郸路220号
发明(设计)人: 孙慧 王佳静 李侠 卜涛 郭靖 章倩苓 周晓方 闵昊
主分类号: G06F12/00
分类号: G06F12/00
  • 法律状态
2005-09-07  
2003-12-31  
2003-10-22  公开
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
  • 其他信息
主权项  1、一种采用改进时序控制的低功耗多路组相联cache,由tag?sram部分(11)、data?sram 部分(12)、tag比较器(15)、输出数据多路选择器(18)经电路连接组成。其特征在于: tag部分(11)由tag时序控制电路(13)和tag阵列及读写外围电路(14)经电路连接组 成,data部分由data时序控制电路(16)和data存储阵列及外围读写电路(17)经电路 连接组成;tag阵列及外围控制与读写电路(14)由tag存储阵列、tag位线预充电电路、 tag阵列字线预译码及译码电路、tag写数据驱动电路以及tag数据读出灵敏放大器电路经 电路连接组成。data阵列及外围控制与读写电路由data存储阵列、data位线预充电电路、 data阵列的字线预译码及译码电路、data写数据驱动电路及data数据读出灵敏放大器电路 经电路连接组成;cache进行load操作时data?sram部分的读出在tag比较器的比较结果稳 定后进行,且仅对经tag比较后命中的一路data?sram进行读出。
公开号  1450457
公开日  2003-10-22
专利代理机构  上海正旦专利代理有限公司
代理人  陆飞
颁证日  
优先权  
国际申请  
国际公布  
进入国家日期