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形成半导体存储器阵列的方法及由此制造的存储器阵列
有权
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申请号:03108413.3 申请日:2003-03-31
摘要:一种形成浮栅存储单元的阵列的方法,以及由此形成的一种阵列,该阵列包括形成在衬底中的源区和漏区,布置在源区上的材料的导电块。浮栅形成为具有布置在沟道区上的第一部分和垂直于导电块延伸的第二部分的薄的L形导电材料层。控制栅包括与浮栅第一部分的远端相邻布置并与其绝缘的第一部分和与沟道区相邻地布置的第二部分。控制栅的一部分可延伸进入形成在衬底中的沟槽,其中漏区形成在沟槽的下方,并且沟道区具有沿沟槽的侧壁延伸的第一部分和沿衬底表面延伸的第二部分。
申请人: 硅存储技术公司
地址: 美国加利福尼亚州
发明(设计)人: S·基尔尼安
主分类号: H01L27/115
分类号: H01L27/115 H01L21/8247 H01L29/788 H01L21/336
  • 法律状态
2006-08-09  授权
2003-12-31  
2003-10-22  公开
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
  • 其他信息
主权项  1.一种电可编程和可擦除的存储器件的阵列,它包括: 具有第一导电类型的半导体材料的衬底和表面; 形成在衬底上的分开的隔离区,它们基本上相互平行并沿第一方 向延伸,每对相邻的隔离区之间具有有源区; 每个有源区包括多个存储单元,每个存储单元包括: 形成在衬底中的并具有第二导电类型的第一和第二分开的区,其 间在衬底中规定的沟道区具有第一和第二部分, 导电的浮栅具有在其近端以非线性方式接合在一起的第一和第二 延长部分,其中浮栅第一部分沿沟道区第二部分延伸并与其绝缘,用 于控制沟道区第二部分的导电性,并且其中浮栅第二部分定位为与第 一区电容性耦合,并且 导电的控制栅布置为与沟道区第一部分相邻并与其绝缘,用于控 制沟道区第一部分的导电性。
公开号  1450648
公开日  2003-10-22
专利代理机构  中国专利代理(香港)有限公司
代理人  吴立明 梁永
颁证日  
优先权  2002.4.1 US 60/369276;2002.4.5 US 60/370610;2002.4.5 US 60/370888;2002.6.25 US 60/391663;2003.2.4 US 10/358601
国际申请  
国际公布  
进入国家日期