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在绝缘体上硅材料基板上制作上接触插塞的方法
无权-驳回

申请号:02106283.8 申请日:2002-04-08
摘要:一种在绝缘体上硅材料基板上制作上接触插塞的方法,以改善传统由半导体底部执行偏压或接地所造成封装过程中产生缺点的方法。首先在SOI基板上形成浅沟渠隔离结构,接着依序蚀刻此浅沟渠隔离结构与绝缘体,以形成上方接触开口,曝露出SOI基板矽底材的部分上表面。随后进行离子植入程序,以便在上方接触开口所曝露的部分矽底材中形成掺杂区域。形成氮氧化矽薄膜于上方接触开口表面上,并沉积层间介电层于氮氧化矽薄膜表面上,以填充于上方接触开口中。接着对上方接触开口中的层间介电层进行蚀刻程序,以形成上方接触孔。最后填充导电材料于上方接触孔中,形成上方接触插塞。
申请人: 台湾积体电路制造股份有限公司
地址: 台湾省新竹科学工业园区
发明(设计)人: 詹宜陵 杨富量 苏哿暐 蔡明桓
主分类号: H01L21/28
分类号: H01L21/28 H01L21/44 H01L21/84
  • 法律状态
2006-05-31  
2003-12-31  
2003-10-22  公开
2002-07-24  
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
  • 其他信息
主权项  1.一种在绝缘体上硅材料基板上制作上接触插塞的方法,该方法至少 包含下列步骤: 提供一SOI基板,该SOI基板由下而上包含矽底材、埋藏氧化层以及矽层, 在该埋藏氧化层上表面并具有浅沟渠隔离结构,以便对该矽层进行分隔而定 义出用来制作元件的主动区域; 依序蚀刻该浅沟渠隔离结构与该埋藏氧化层,以形成上方接触开口,并 曝露出该矽底材的部分上表面; 进行离子植入程序,以便在该上方接触开口所曝露出来的部分该矽底材 表面形成掺杂区域; 形成层间介电层于该SOI基板上,并填充于该上方接触开口中; 蚀刻该上方接触开口中的部分该层间介电层,以形成上方接触孔,并曝 露出该矽底材的部分上表面;且 填充导电材料于该上方接触孔中,以形成上方接触插塞。
公开号  1450601
公开日  2003-10-22
专利代理机构  北京三友知识产权代理有限公司
代理人  黄志华
颁证日  
优先权  
国际申请  
国际公布  
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