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[发明授权] 启用间隔物的多晶硅栅极 - 201480014880.6;105144365B
有权

申请人:密克罗奇普技术公司 - 申请日:2014-03-01 - 主分类号:H01L21/8234(20060101)
分类号:H01L21/8234(20060101) H01L21/28(20060101)
摘要:一种间隔物蚀刻工艺,其产生用于与绝缘栅极晶体管一起使用的绝缘栅极的超窄多晶硅与栅极氧化物。使用电介质及间隔物薄膜沉积技术来形成窄沟道。从所述电介质移除所述间隔物薄膜,其中在所述电介质中形成窄沟道。在暴露于这些窄沟道底部的半导体衬底的部分上生长绝缘栅极氧化物(230a‑230d)。接着,使用多晶硅(232)来填充所述窄沟道。从所述半导体衬底的面移除所述电介质,仅留下所述十分窄的栅极氧化物及所述多晶硅。将所述十分窄的栅极氧化物及所述多晶硅分开成用于所述绝缘栅极晶体管的绝缘栅极。
同族[10]:US10290503B2 - US2014264614A1 - US2016314978A1 - US9385043B2 - WO2014149587A1 - EP2973680A1 ...  >>更多 - 什么是同族
引用[17]:US2002036347A1 - US2008028669A1 - US2008286698A1 - US2011030398A1 - US2011303984A1 - US2014110798A1 ...   
被引用[3]:US10290503B2 - US9583435B2 - WO2016186912A1   
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[发明] 半导体器件 - 201510267326.5
有权

申请人:英飞凌科技股份有限公司 - 申请日:2015-05-22 - 主分类号:H01L21/8234(2006.01)I
分类号:H01L21/8234(2006.01)I H01L21/8222(2006.01)I H01L27/102(2006.01)I H01L27/105(2006.01)I
摘要:本发明的各个实施例涉及一种半导体器件。公开了一种半导体器件及其生产方法。该半导体器件包括半导体本体、和集成在该半导体本体中的至少一个器件单元(101、102)。该至少一个器件单元包括:漂移区域(11)、源极区域(12)和布置在源极区域(12)与漂移区域(11)之间的本体区域(13);二极管区域(30)和在二极管区域(30)与漂移区域(11)之间的pn结;沟槽,具有第一侧壁(1101)、与第一侧壁相对的第二侧壁(1102)、和底部(1103);其中本体区域(13)与第一侧壁(1101)邻接,二极管区域(30)与第二侧壁(1102)邻接,并且pn结与沟槽的底部(1103)邻接;栅极电极(21),布置在沟槽中,并且通过栅极电介质(22)与本体区域(13)、二极管区域(30)和漂移区域(11)介电绝缘;其中二极管区域(30)包括布置在沟槽的底部(1103)下方的下二极管区域;并且其中下二极管区域包括与沟槽的底部(1103)远离的掺杂浓度最大值。
同族[14]:US10038087B2 - US10727330B2 - US2015340487A1 - US2017033212A1 - US2018122931A1 - US2018315845A1 ...  >>更多 - 什么是同族
引用[21]:US10038087B2 - US2007114602A1 - US2008164516A1 - US2009085103A1 - US2010193799A1 - US2010301410A1 ...   
被引用[41]:US10128366B2 - US10177233B2 - US10177251B2 - US10199466B1 - US10211306B2 - US10269951B2 ...   
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[发明] 图案化方法 - 201811183258.4
审中-公开

申请人:台湾积体电路制造股份有限公司 - 申请日:2018-10-11 - 主分类号:H01L21/8234(2006.01)I
分类号:H01L21/8234(2006.01)I
摘要:提供了一种图案化方法。在图案化基板以形成预定图案时,减少角落圆润化的方法包括:将预定图案分为第一图案与第二图案,第一图案形成角落的第一边缘,而第二角落形成角落的第二边缘。第二图案的至少一部分与第一图案重叠,因此第一边缘与第二边缘相交以形成预定图案的角落。方法亦包括形成第一图案于基板上的第一掩模层中以露出基板,并形成第二图案于第一掩模层中以露出基板。接着蚀刻第一掩模层所露出的基板以获得图案。
同族[2]:US2019164772A1 - TW201926411A  >>更多 - 什么是同族
引用[49]:US10163652B2 - US10396206B2 - US2006189122A1 - US2008171291A1 - US2012225388A1 - US2012278776A1 ...   
被引用[2]:US10553436B2 - US2018269063A1   
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[发明] 半导体器件的用于形成嵌入式外延层的凹槽的形成方法 - 202010992719.3
审中-公开

申请人:上海华力集成电路制造有限公司 - 申请日:2020-09-21 - 主分类号:H01L21/8234(20060101)
分类号:H01L21/8234(20060101) H01L29/08(20060101) H01L29/78(20060101)
摘要:本发明涉及半导体器件的用于形成嵌入式外延层的凹槽的形成方法,涉及半导体集成电路技术,在形成伪栅极结构的第一侧墙后,增加一道离子注入工艺,使得被伪栅极结构遮挡的半导体衬底区域与不被伪栅极结构遮挡的半导体衬底区域具有不同的刻蚀速率,且通过控制离子注入工艺的参数,如浓度、时间等参数来控制被伪栅极结构遮挡的半导体衬底区域与不被伪栅极结构遮挡的半导体衬底区域的刻蚀速率的差异量,进而可控制后续的用于形成嵌入式外延层的凹槽的刻蚀工艺的横向和竖向的刻蚀量,而精确控制凹槽的深度以及向沟道区方向延伸的距离,而精确控制沟道载流子的迁移率。
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[发明] 半导体结构及其形成方法 - 201811321007.8
审中-实审

申请人:中芯国际集成电路制造(上海)有限公司 中芯国际集成电路制造(北京)有限公司 - 申请日:2018-11-07 - 主分类号:H01L21/8234(20060101)
分类号:H01L21/8234(20060101) H01L27/088(20060101)
摘要:一种半导体结构及其形成方法,形成方法包括:提供基底,基底包括衬底和多个分立于衬底上的鳍部;对鳍部进行切断处理,形成切口,切口底面与衬底表面齐平,或者低于衬底表面;在切口中形成隔离结构,且隔离结构顶面低于鳍部顶壁;在未被隔离结构覆盖的切口侧壁上形成绝缘层;在隔离结构上以及绝缘层上形成第一栅极结构;在鳍部上形成第二栅极结构,第二栅极结构横跨鳍部,第二栅极结构覆盖鳍部的部分顶壁和部分侧壁;在第二栅极结构两侧的鳍部中形成源漏掺杂层。第一栅极结构与源漏掺杂层和鳍部之间也不会形成泄露通道,也就是说第一栅极结构与源漏掺杂层和鳍部之间不会出现漏电流的情况,优化了半导体结构的电学性能。
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[发明授权] 一种半导体器件的制造方法 - 201710597758.1;109285809B
有权

申请人:中芯国际集成电路制造(上海)有限公司 中芯国际集成电路制造(北京)有限公司 - 申请日:2017-07-20 - 主分类号:H01L21/8234(20060101)
分类号:H01L21/8234(20060101) H01L21/336(20060101)
摘要:本发明提供一种半导体器件的制造方法,包括:提供半导体衬底,所述半导体衬底包括第一区域,所述第一区域的所述半导体衬底上形成有第一伪栅结构,所述第一伪栅结构包括第一伪栅介质层和形成于所述第一伪栅介质层上的第一伪栅极;去除所述第一伪栅极,以形成暴露所述第一伪栅介质层的第一凹槽;形成覆盖所述第一凹槽底部和侧壁的覆盖层;执行刻蚀,以去除所述第一伪栅介质层。本发明提供的半导体器件的制造方法,在去除伪栅介质层的过程中,刻蚀深度不会向伪栅结构的两侧延伸,从而避免后续形成的金属栅极与源漏区连通,提高产品的良率和性能。
同族[1]:CN109285809A  >>更多 - 什么是同族
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[发明] 降低窄控制栅结构栅电阻的金属布线方法 - 202010232579.X
审中-实审

申请人:电子科技大学 - 申请日:2020-03-28 - 主分类号:H01L21/8234(20060101)
分类号:H01L21/8234(20060101) H01L29/423(20060101) H01L29/78(20060101)
摘要:本发明提供一种降低窄控制栅结构栅电阻的金属布线方法,在栅结构上每隔一定的间距刻为第一栅电极和第二栅电极,同时每隔一定间距保留完整控制栅电极,从而构成第一、第二栅电极与完整栅电极间隔排列的结构,在完整栅电极部位打孔引出金属,为第一层金属;在源区与分离栅上打孔引出金属,为第二层金属;两层金属之间由介质层隔开,通过第一层金属在Y方向上与栅电极的多点接触,解决Y方向上控制栅电极路径过长带来的栅电阻增大问题,同时,通过控制完整栅电极在Y方向上的间距来控制栅电阻的大小,由此利用多层金属得到低栅电阻的窄栅结构的金属氧化物半导体场效应管,使得本发明所述器件既有低栅电容特性,又有低栅电阻特性。
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[发明] 一种半导体器件的制造方法 - 201710597758.1
有权

申请人:中芯国际集成电路制造(上海)有限公司 中芯国际集成电路制造(北京)有限公司 - 申请日:2017-07-20 - 主分类号:H01L21/8234(2006.01)I
分类号:H01L21/8234(2006.01)I H01L21/336(2006.01)I
摘要:本发明提供一种半导体器件的制造方法,包括:提供半导体衬底,所述半导体衬底包括第一区域,所述第一区域的所述半导体衬底上形成有第一伪栅结构,所述第一伪栅结构包括第一伪栅介质层和形成于所述第一伪栅介质层上的第一伪栅极;去除所述第一伪栅极,以形成暴露所述第一伪栅介质层的第一凹槽;形成覆盖所述第一凹槽底部和侧壁的覆盖层;执行刻蚀,以去除所述第一伪栅介质层。本发明提供的半导体器件的制造方法,在去除伪栅介质层的过程中,刻蚀深度不会向伪栅结构的两侧延伸,从而避免后续形成的金属栅极与源漏区连通,提高产品的良率和性能。
同族[1]:CN109285809B  >>更多 - 什么是同族
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[发明] 接触结构制造方法 - 201710402860.1
审中-实审

申请人:台湾积体电路制造股份有限公司 - 申请日:2017-06-01 - 主分类号:H01L21/8234(2006.01)I
分类号:H01L21/8234(2006.01)I H01L27/088(2006.01)I
摘要:一种接触结构的制造方法,包括形成第一晶体管及第二晶体管于基板上,其中第一晶体管及第二晶体管共享源极/漏极区,源极/漏极区形成于第一晶体管的第一栅极及第二晶体管的第二栅极之间,形成第一开口于层间介电层中,且于第一栅极及第二栅极间,沉积蚀刻停止层于第一开口中,且于层间介电层的顶表面上,沉积介电层于蚀刻停止层上,对介电层施行第一蚀刻工艺,直到露出蚀刻停止层,对蚀刻停止层进行第二蚀刻工艺,直到移除蚀刻停止层的露出部份及介电层的部份。
同族[5]:US10037918B2 - US10770356B2 - US2018151560A1 - US2018308761A1 - TW201830578A  >>更多 - 什么是同族
引用[6]:US2013049222A1 - US5607879A - US6359307B1 - US7071517B2 - US8129235B2 - US9412660B1   
被引用[2]:US10340223B2 - US10763213B2   
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[发明] 一种定向自组装制备半导体纳米器件结构的方法 - 201911267633.8
审中-实审

申请人:成都工业学院 - 申请日:2019-12-11 - 主分类号:H01L21/8234(20060101)
分类号:H01L21/8234(20060101) H01L21/027(20060101) H01L21/033(20060101)
摘要:本发明公开了一种定向自组装制备半导体纳米器件结构的方法,在半导体衬底上形成硬掩膜层、心轴层、光刻堆叠层以及缓冲层,引导图案形成在缓冲层表面,之后旋涂嵌段共聚物(BCP)经退火后形成定向自组装(DSA)图案。然后将DSA图案依次转移到缓冲层、光刻堆叠层和心轴层上,再结合自对准侧墙转移技术进一步对自组装图形进行微缩和图案化,由此在半导体衬底上形成半导体纳米器件结构图形。本发明将定向自组装图形转移技术与自对准侧墙转移技术相结合,技术方案与当前的集成电路制造工艺相兼容,通过尺寸微缩可以实现10nm以下尺寸的几何图形和高密度,而且本发明还为半导体结构的几何尺寸调控提供了更多空间,即最终的特征尺寸可以进一步微缩。
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